這么多的組合是不可能完全通過人工設置和調整  的，必須有一定的機制能夠根據實際鏈路的損耗、串擾、反射差異以及溫度和環境變化進行  自動的參數設置和調整，這就是鏈路均衡的動態協商。動態的鏈路協商在PCIe3.0規范中  就有定義，但早期的芯片并沒有普遍采用；在PCIe4.0規范中，這個要求是強制的，而且很  多測試項目直接與鏈路協商功能相關，如果支持不好則無法通過一致性測試。圖4.7是  PCIe的鏈路狀態機，從設備上電開始，需要經過一系列過程才能進入L0的正常工作狀態。 其中在Configuration階段會進行簡單的速率和位寬協商，而在Recovery階段則會進行更  加復雜的發送端預加重和接收端均衡的調整和協商。PCIE 5.0，速率翻倍vs性能優化；湖北PCI-E測試代理商

需要注意的是，每一代CBB和CLB的設計都不太一樣，特別是CBB的 變化比較大，所以測試中需要加以注意。圖4.10是支持PCIe4.0測試的夾具套件，主要包括1塊CBB4測試夾具、2塊分別支持x1/x16位寬和x4/x8位寬的CLB4測試夾具、1塊可 變ISI的測試夾具。在測試中，CBB4用于插卡的TX測試以及主板RX測試中的校準； CLB4用于主板TX的測試以及插卡RX測試中的校準；可變ISI的測試夾具是PCIe4 .0中 新增加的，無論是哪種測試，ISI板都是需要的。引入可變ISI測試夾具的原因是在PCIe4.0 的測試規范中，要求通過硬件通道的方式插入傳輸通道的影響，用于模擬實際主板或插卡上 PCB走線、過孔以及連接器造成的損耗。湖北PCI-E測試代理商PCI-e 3.0簡介及信號和協議測試方法；

綜上所述，PCIe4.0的信號測試需要25GHz帶寬的示波器，根據被測件的不同可能會 同時用到2個或4個測試通道。對于芯片的測試需要用戶自己設計測試板；對于主板或者  插卡的測試來說，測試夾具的Trace選擇、測試碼型的切換都比前代總線變得更加復雜了；

在數據分析時除了要嵌入芯片封裝的線路模型以外，還要把均衡器對信號的改善也考慮進 去。PCIe協會提供的SigTest軟件和示波器廠商提供的自動測試軟件都可以為PCle4. 0的測試提供很好的幫助。

·項目2.6Add-inCardLaneMarginingat16GT/s:驗證插卡能通過LaneMargining功能反映接收到的信號質量，針對16Gbps速率?！ろ椖?.7SystemBoardTransmitterSignalQuality:驗證主板發送信號質量，針對2.5Gbps、5Gbps、8Gbps、16Gbps速率?！ろ椖?.8SystemBoardTransmitterPresetTest:驗證插卡發送信號的Preset值是否正確，針對8Gbps和16Gbps速率?！ろ椖?.9SystemBoardTransmitterLinkEqualizationResponseTest:驗證插卡對于鏈路協商的響應時間，針對8Gbps和16Gbps速率?！ろ椖?.10SystemLaneMarginingat16GT/s:驗證主板能通過LaneMargining功能反映接收到的信號質量，針對16Gbps速率。·項目2.11AddinCardReceiverLinkEqualizationTest:驗證插卡在壓力信號下的接收機性能及誤碼率，要求可以和對端進行鏈路協商并相應調整對端的預加重，針對8Gbps和16Gbps速率。被測件發不出標準的PCI-E的一致性測試碼型，為什么？

當被測件進入環回模式并且誤碼儀發出壓力眼圖的信號后，被測件應該會把其從RX 端收到的數據再通過TX端發送出去送回誤碼儀，誤碼儀通過比較誤碼來判斷數據是否被  正確接收，測試通過的標準是要求誤碼率小于1.0×10- 12。 19是用高性能誤碼儀進  行PCIe4.0的插卡接收的實際環境。在這款誤碼儀中內置了時鐘恢復電路、預加重模塊、 參考時鐘倍頻、信號均衡電路等，非常適合速率高、要求復雜的場合。在接收端容限測試中， 可調ISI板上Trace線的選擇也非常重要。如果選擇的鏈路不合適，可能需要非常長的時  間進行Stress Eye的計算和鏈路調整，甚至無法完成校準和測試。 一般建議事先用VNA  標定和選擇好鏈路，這樣校準過程會快很多，測試結果也會更加準確。所以，在PCIe4.0的  測試中，無論是發送端測試還是接收端測試，都比較好有矢量網絡分析儀配合進行ISI通道  選擇。我的被測件不是標準的PCI-E插槽金手指的接口，怎么進行PCI-E的測試？湖北PCI-E測試代理商

PCI-E 3.0測試接收端的變化；湖北PCI-E測試代理商

相應地，在CC模式下參考時鐘的 抖動測試中，也會要求測試軟件能夠很好地模擬發送端和接收端抖動傳遞函數的影響。而 在IR模式下，主板和插卡可以采用不同的參考時鐘，可以為一些特殊的不太方便進行參考 時鐘傳遞的應用場景(比如通過Cable連接時)提供便利，但由于收發端參考時鐘不同源，所 以對于收發端的設計難度要大一些(比如Buffer深度以及時鐘頻差調整機制)。IR模式下 用戶可以根據需要在參考時鐘以及PLL的抖動之間做一些折中和平衡，保證*終的發射機 抖動指標即可。圖4.9是PCIe4.0規范參考時鐘時的時鐘架構，以及不同速率下對于 芯片Refclk抖動的要求。湖北PCI-E測試代理商